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早期用户可以在2022年至2023年期间为该芯片添加PCIe6.0支持

来源:IT之家    发布时间:2021-11-05 16:14   作者:山歌   阅读量:5184   

PCI SIG发布PCIe 6.0规范最终草案几周后,Cadence推出了业内首批经过验证的IP包之一,使芯片开发人员能够在其设计中实现PCIe 6.0支持并进行测试。

早期用户可以在2022年至2023年期间为该芯片添加PCIe6.0支持

该IP现已上市,早期用户可以在2022年至2023年期间为该芯片添加PCIe 6.0支持。

Cadence公司副总裁兼IP集团总经理Sanjive Agarwala在一份声明中表示:早期采用者已经开始探索新的PCIe 6.0规范,我们期待看到他们通过TSMC和Cadence技术取得积极成果。

Cadence的PCIe 6.0 IP包括一个控制器和一个基于数字信号处理器的PHY该控制器采用多包处理架构,支持x16配置下最宽1024位的数据路径,支持PCIe 6.0的所有关键特性,如数据传输速率高达64 GT/s,四电平脉冲幅度调制信号,低延迟前向纠错,FLIT模式和L0p功率状态

本站了解到,这个IP是为TSMC N5节点设计的,可以被各种AI/ML/HPC加速器,图形处理器,SSD控制器等需要PCIe 6.0支持的高带宽ASIC的开发者使用。从图中可以看出,顶部的电源线直径很大,底部的信号线为绿色,相对较细。。

除了IP封装,Cadence还提供了PCIe 6.0测试芯片,使用N5测试PCIe 6.0在所有数据速率下的信号完整性和性能。据IT之家介绍,安费诺等部分厂商上市了这款全新的12VHPWR连接器。

该芯片包括一个可确保最佳信号完整性,对称性和线性度,低抖动的PAM4/NRZ双模发射机,以及一个可承受64GT/s下超过35dB的信号损坏和信道损耗以提供复杂数据恢复功能的接收机。根据官方信息,该连接器系统适用于PCIe0设备,支持显卡600瓦供电。这个接口有锁定装置,官方说插头最大接触电阻6m。

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